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数字IC秋招面经

1篇文章 3219人学习

全部文章（共85篇）

阻塞赋值和非阻塞赋值的深度理解

1、先看看常问的问题 1.1简单叙述阻塞赋值和非阻塞赋值的区别： (1)阻塞赋值（=）必须是阻塞赋值完成后，才进行下一条语句的执行；赋值一旦完成，等号左边的变量值立即变化。在同一个块中，非阻塞赋值表达式的书写顺序不影响赋值的结果。硬件没有对应的电路。（要点为串行，立即生效）（2）非阻塞赋值（<...

2022-01-15

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ASIC和FPGA基本开发流程及其详细解释

一、ASIC基本开发流程详细解释详细解释来源于**《高级ASIC芯片综合》** 1、综合：从RTL级到门级网表的转换，综合工具：Synopsys 的DC（design compiler），DC内建静态时序分析机，可以进行模块级静态时序分析。 2、静态时序分析工具：Synopsys 的Prime...

2022-01-15

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FIFO（原理、框图、代码、深度计算）

Fifo分为同步fifo和异步fifo。同步fifo是指读写时钟是同一个时钟，异步fifo是指读写时钟不是同一个时钟。不管事同步fifo还是异步fifo都能起到数据缓存的作用。Fifo有一个特征：地址是顺序+1的。 1、异步框图图片来源于《FPGA深度解析》 2、原理：异步fifo的设计思想：...

2022-01-15

1 1628

时间触发协议（Time triggered protocol）概述

说明：以下信息来源于维基百科 https://en.wikipedia.org/wiki/Time-Triggered_Protocol 时间触发协议（TTP）是用于控制系统的开放式计算机网络协议。它被设计为用于车辆和工业应用的时间触发现场总线。并在 2011 年标准化为SAE AS6003 （...

2022-01-15

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建立时间和保持时间的计算

时序分析是数字IC设计过程中不可避免的一步，其中对建立时间和保持时间的计算也尤为重要。 1、首先认识时序分析中经常用到的参数 Launch edge、Latch edge、Tsu、Thd、Slack、Tcq、Td、Trecovery、Tremoval、Jitter、Skew、Clock uncert...

2022-01-15

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当VIVADO中时序报告中的建立时间和保持时间不对的时候，应该如何修改呢？

1、首先要学会看vivado中的时序报告 Vivado时序报告中涉及到的参数： 1）setup建立 WNS（Worst negative Slack）：最坏负松弛，所有时序路径上的最坏松弛，用于分析最大延迟。WNS为负数的时候表示有问题，为正时表示没有冲突。 TNS(Total Negative ...

2022-01-15

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verilog实现序列检测（mealy型和moore型）

1、要求实现序列检测，检测到1101，有效信号data_valid为1，否则为0. 2、实现代码：（1）moore型输出只和输入有关系 `timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 2021/06...

2022-01-15

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手撕代码：crc串行校验（乐鑫）

首先了解什么是crc校验该图片内容来源于《无线通信FPGA设计》在CRC运算过程中会使用到模2除法运算。模2运算是一种二进制运算法则，与四则运算相同，模2运算也包括模2加、模2减、模2乘、模2除四种运算。模2运算用“+”表示加法运算，用“-”、“×”或“.”、“/”分别表示减法、乘法和除法运算...

2022-01-15

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手撕代码：交通信号灯控制器（乐鑫）

1、题目要求按下述规则，设计一个十字交叉路口的四向（为表述方便，简化为东西向和南北向）交通信号灯控制器。 a. 同一直线上的道路使用相同的交通信号，切不考虑左转/右转及行人指示灯。 b. 道路上的装置能检测到距路口150m以内是否有车辆要通行。 c. 如东西向道路上有车辆要通行，而当前绿灯已分配给...

2022-01-15

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手撕代码：1011001序列检测（2bit输入）乐鑫科技笔试题

1、题目模块持续每拍并行输入2bit数，请实现对(1011001)2的序列检测功能，输入数据的顺序为高位2bit先输入，当检测到该序列时，输出一拍高电平脉冲信号。请用Verilog完整描述该模块。 2、状态机我设计的是一个mealy状态机 3、veriloig代码 `timescale 1n...

2022-01-15

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