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数字IC秋招面经

1篇文章 3219人学习

全部文章（共85篇）

window10下在Hyper-V虚拟机上安装VCS遇到的问题及解决措施

网上有很多完整的安装例子，比如https://blog.csdn.net/Ztrans/article/details/88757695 但是我安装这些教材安装还是遇到了很多问题，经过一些尝试解决了。我安装过程中遇到的问题和解决方法： 1、问题1 （1）问题描述：输入命令./SynopsysIn...

2022-01-15

0 472

怎么把window系统下的文件传到Ubuntu里去呢？

我试了两种方法，这种最简单下载一个软碟通： https://jingyan.baidu.com/article/75ab0bcbc63d3fd6864db20e.html

2022-01-15

0 352

linux下vcs的基本使用：建立工程，仿真看波形

经过一番折腾终于用VCS仿真软件看到了波形，我采用的是终端命令的方法： 1、新建文件夹：命令：mkdir +文件名 eg：mkdir tst7 2、然后直接把设计文件和仿真文件拷贝到tst7这个文件夹里。 3、输入命令 vcs *.v .v -R -degug_all -full64 -...

2022-01-15

0 954

Modelsim中使用tcl执行仿真

1、Modelsim命令执行的过程（1）更改路径（2）执行提前写好的do文件。（3）效果 2、do文件的格式注释如下：在这里插入代码片（1）建库：vlib library //建库：vlib 库名（自定义）（2）映射：vmap library library //映射...

2022-01-15

0 521

大端模式和小端模式是什么意思？

看书的时候看到了大端和小端，但是不知道啥意思？就百度了一下，发现在项目中存储数据的时候其实经常用到，比如第一个进来的数据（第一个进来的数据是最高位也可能是最低位）是存放在最高位还是最低位？其实人家是有名字的：大端：低字节存储在高地址；小端：低字节存储在低地址。总结如下：此外，在模块设计...

2022-01-15

0 523

华为2021年4月14日笔试题：通过vivado***明b=8’h8f，reg b[0:4] ，则b[0:4]为0f

b=8’h8f，reg b[0:4] b[0:4]为0f 针对这个题进行了一些讨论：（1）定义方式：[0:7]a [0:4]b a=8’h8f（10001111）; b<=a; 从仿真结果看出，把8位宽的a赋值给5位宽的b时，直接是把物理位置上最右边的5位给了b，没有考虑访问顺序。（2...

2022-01-15

0 559

华为2021年4月14日笔试题：reg[0:31]lw；问lw[0+:8]等于啥；

reg[0:31]lw;lw[0+:8]; 答案：Lw[0+:8]=lw[0:7] 表示从lw的第0位开始，数8位数。即0+表示的是从第几位开始，8表示一共有几位数。对此我进行了一些讨论：（1）定义形式[0:23]a [7:0]b [0:4]e a=24’b111000100010100011...

2022-01-15

0 498

FPGA中静态时序分析的作用

静态时序分析的作用这篇文章内容来源于《Xilinx FPGA 权威设计指南》（1）一个设计是由单元和网络的互连组成的。（2）一个器件的性能由构成设计单元的延迟决定，它可以通过静态时序分析（Static Timing Analysis，STA）验证。（3）在STA中，设计元器件的功能显得并不重...

2022-01-15

0 676

MLVDS和RS485的特性

RS485是怎么测试的：通过VIO模拟REN、DE、tx的数据，观察rx收到什么。得到的结论如下： MLVDS同理：也是通过VIO模拟REN、DE、tx的数据，观察rx收到什么

2022-01-15

0 381

VIVADO中约束文件怎么写

约束文件怎么写： Vivado中的xdc是基于Synopsys的设计约束（SDC），同时也是Xilinx专有的物理约束。我这次主要用到时钟约束和引脚约束，两者都有文本设置和GUI设置。具体的实现过程，可以看《Xilinx FPGA权威设置指南》时钟约束和I/O管脚约束：（1）时钟约束 set_...

2022-01-15

0 1127