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数字IC秋招面经

1篇文章 3219人学习

全部文章（共85篇）

2021.07.22禾赛提前批一面面经

2021.07.22禾赛提前批一面面经 1.LUTRAM的意思 2.LUTRAM和block RAM的区别 3.时序约束和时序优化 4.跨时钟域 5.为什么不能多bit采用同步寄存器打两拍（就这个问题讨论了好久，非常感谢面试官给了我引导和他的解释） 6.100M系统时钟，输入数据位宽为16，一直持续...

2022-01-15

0 1203

为什么多比特不能采用打两拍的方法进行跨时钟域同步？

（1）为什么多比特不能采用打两拍的方法进行跨时钟域同步？原因1：假设从时域A垮到时域B，是域A从00变到11，在时域B还能采样到从00变到11吗？在时域B中，时钟的上升沿来的时间是肯定一致的，但是各个bit从时域A到达时域B的时间是不一样的，slack不一样，亚稳态恢复到稳态的时间也是不一样的。...

2022-01-15

0 960

用D触发器搭建计数器

按真值表推算出关系，按照公式画模4计数器我画出来的是这样的，但是我之前在网上看到的是只有D触发器的，那又是怎么回事呢？于是我根据电路画出波形图就一目了然了。只有D触发器的模4计数器，巧妙之处在于将前一级D触发器的Q’作为后一级D触发器的时钟输入。模8计数器类似的。

2022-01-15

0 880

秋招手撕代码：用verilog实现二输入比较器实现排序算法（单周期内实现8个数的排序）

给定8个数，以及若干二输入的比较器（可以将两个输入排序）。要求在单周期内实现8个数的排序，并使用最少的比较器个数。题目来源于博客园： https://www.cnblogs.com/lyc-seu/p/13385782.html 根本博客园的这篇博客，先给一个不是最少二输入比较器的版本，后面比较...

2022-01-15

0 841

秋招手撕代码：4bit转换为1bit，且是慢时钟域到快时钟域

/2021.08.05修改今天和一个朋友讨论这个题，发现我之前写的代码存在两个问题：第一，不能直接对多bit数据进行打两拍；第二，这个写法，没有考虑到clk_out是clk_in的四倍及其以上，所以状态机回到1‘b0后仍然会跳转到1‘b1，会重复采数据（原来从1‘b0跳转到1‘b1的条件是vali...

2022-01-15

0 599

秋招手撕代码：用移位寄存器实现的序列检测器（verilog）

之前一直想当然的认为序列检测器就应该用状态机来实现，后面在qq群里看到有人面试的时候被问，除了用状态机实现序列检测外，还能使用什么方法实现序列检测？后面查找了资料，发现可以使用序列检测器，自己就动手写了一个。 1、代码思路：将输入的数据存储在移位寄存器中，如果寄存器中的序列是我们要检测的序列就输出...

2022-01-15

0 818

怎么提高吞吐率？

1、吞吐率的概念：数字电路单位时间内传输数据的量或单位时间完成的工作量。吞吐率有时候可以和性能、带宽互换使用。对于CPU来说，吞吐率定义为单位时间内能够执行的指令数。对于DDR存储器而言，吞吐率定义为从存储器中写入或者读取的数据量。 2、措施（1）更高的频率（2）更宽的数据通道（3）流水线 ...

2022-01-15

0 523

手把手教你设计CPU-RISC-V处理器读书笔记1：流水线

1、流水线的工作原理典型的流水线设计是将原本一个时钟周期完成的较大的组合逻辑通过合理的切割后分由多个时钟周期来完成，这样一来该部分逻辑运行的时钟频率就会有明显的提升，尤其是当为关键路径时，采用流水线设计后整个系统的性能会得到提升。原因在于缩短了关键路径的长度。（结合Tsu和Thold那个计算公式...

2022-01-15

0 1266

秋招手撕代码：同步fifo verilog代码及解析

fifo是一种先入先出的数据缓冲器，有一个写端口（din、wr_en）和一个读端口（rout、rd_en）；写端口会输出空满标志。同步fifo相对于异步fifo而言，其好处在于读时钟和写时钟为同一个时钟，不需要对地址进行跨时钟域，可以直接就读地址和写地址进行加减。 1、同步fifo解析从图中...

2022-01-15

0 898

秋招手撕代码：异步fifo（verilog）及代码解析

1、设计思路 2、设计过程中遇到的一些问题 3、verilog代码和仿真文件 1、设计思路关键的点：读写控制信号的生成、读写地址、状态产生。（1）读控制（ren）、写控制（wen）的生成：当外部输入的wr_en=1且full=0时，也就是外部让你写且你的fifo现在没有写满的情况下...

2022-01-15

0 1271