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题解(6)

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全部文章（共6篇）

题解 | #可置位计数器#

`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); ...

verilog

2022-06-28

0 346

题解 | #编写乘法器求解算法表达式#

有参考前辈内容 `timescale 1ns/1ns module calculation( input clk, input rst_n, input [3:0] a, input [3:0] b, output [8:0] c //加法位宽要加一 ...

2022-06-15

2 340

题解 | #非整数倍数据位宽转换24to128#

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg va...

2022-06-10

0 329

题解 | #数据串转并电路#

一种解题思路 `timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a...

2022-06-09

0 318

题解 | #信号发生器#

一种思路，大部分借鉴前辈的优秀题解 `timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); // ...

2022-06-08

18 581

题解 | #根据状态转移表实现时序电路#

结合前辈的写法，写的三段式状态机，第三段采用时序always reg [1:0] curr_state; reg [1:0] next_state; // one step always @ (posedge clk or negedge rst_n) begin if( ...

2022-05-29

2 614