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全部文章 / 题解（共7篇）

题解 | #异步FIFO#分五块记住AFIFO怎么写

捋清楚逻辑，主要分为5块来写，第一块Binary Logic：判断二进制Pointer什么时候+1，生成ptr_bin_next信号 assign wptr_bin_next = wptr_bin + (winc & (!wfull)); 第二块Gray Logic：由Binary Po...

verilog 异步FIFO 数字IC

2022-03-14

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题解 | #根据状态转移图实现时序电路#

三段式FSM写法 `timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, outpu...

Verilog

2022-03-07

20 1103

题解 | #移位运算与乘法#

分三段写更为直观 `timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code...

2022-03-06

9 715

题解 | #奇偶校验#

做俩异或，一行代码就够 `timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// assign check = sel ~^ (^...

2022-03-06

23 1407

题解 | #自动贩售机2#

next state logic中注意要引入latch，不然因为d就半个周期，状态转移不了 `timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d...

2022-03-06

6 498

题解 | #时钟分频（偶数）#

用DFF写 `timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire cl...

2022-03-05

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题解 | #异步复位的串联T触发器#

思路写出2个TFF即可，TFF关系为 Q*=Q^T; 代码 `timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg...

Verilog

2022-03-05

67 2107