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题解

数字电路设计随记(1)

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题解 | #使用3-8译码器①实现逻辑函数# 来自专栏

简析思路和用3-8译码器实现全减器是一样的，甚至还要再简单些。使能状态下，E3=1E3=1E3=1，E2n=0E2_n=0E2n=0，E1n=0E1_n=0E1n=0，译码器的表达式为： {Y0n=A2‾ A1‾ A0‾‾,Y1n=A2‾ A1‾ A0‾...

2022-03-29

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题解 | #用3-8译码器实现全减器#

简析 3-8译码器先看一下3-8译码器的真值表和表达式。不知道为什么牛客把3-8译码器的基础题目安排在这道题后面... 真值表： A2 A1 A0 Y0_n Y1_n Y2_n Y3_n Y4_n Y5_n Y6_n Y7_n 0 0 0 0 1 1 1 1 1 1 1 0 0 ...

2022-03-29

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题解 | #用优先编码器①实现键盘编码电路# 来自专栏

代码 module key_encoder( input [9:0] S_n , output wire[3:0] L , output wire GS ); ...

2022-03-28

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题解 | #4bit超前进位加法器电路#

简析如果只是简单地将逻辑表达式转化为verilog语言，这道题算不上较难题。难点应该是借着这道题理解超前进位加法器。下面梳理一些常见的加法器。半加器半加器是最简单的加法器。它不考虑进位输入。其中A和B是两个加数，S是和，C_o是进位输出。 assign S = A ^ B; assig...

2022-03-28

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题解 | #边沿检测# 来自专栏

简析对输入信号a打一拍得到a0，然后根据a和a0的值就可以判断出边沿类型。我最开始写的代码如下： reg a0; always@(posedge clk or negedge rst_n) begin if(~rst_n) begin ri...

2022-03-27

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题解 | #ROM的简单实现# 来自专栏

代码 `timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] myROM [7:0]; always@(posedge cl...

2022-03-27

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题解 | #根据状态转移表实现时序电路# 来自专栏

简析本想着用状态机，不过题目要求使用D触发器，差点没想出来。因为是D触发器，所以每个always块简单控制一个变量。所以进一步地将原来的电路转换表拆分成三个真值表。Q0n+1Q_0^{n+1}Q0n+1和Q1n+1Q_1^{n+1}Q1n+1的状态受Q0nQ_0^{n}Q0n、Q1nQ_1...

2022-03-27

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题解 | #数据选择器实现逻辑电路# 来自专栏

简析先对四选一MUX的表达式化简： Y=S1‾(S0‾D0+S0D1)+S1(S0‾D2+S0D3)=S1‾ S0‾D0+S1‾ S0D1+S1S0‾D2+S1S0D3Y=\overline{S_1}(\overline{S_0}D_0+S_0D_1)+S_1(\overlin...

2022-03-27

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题解 | #实现3-8译码器①# 来自专栏

3-8译码器 3-8译码器也是数字电路的基础之一。相关芯片资料可参考链接SNx4HC138 3线路至8线路解码器/多路信号分离器。引脚图：电路图：真值表：关系式：当片选输入端E3==1且E2_n+E1_n==0时，输入输出有下述关系： {Y0n=A2‾ A1‾ ...

2022-03-27

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题解 | #优先编码器Ⅰ# 来自专栏

8-3优先编码器优先编码器是数字电路的基础知识，详见《数字电子技术基础》p154优先编码器。题目的真值表基本就是74HC148功能表取反后得到的。下面的资料来自于SNx4HC148 8-Line to 3-Line Priority Encoders 引脚图：真值表：关系式：需要注意的...

2022-03-26

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