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数字电路设计随记(1) 题解(55)

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Verilog篇题解

55篇文章 5924人学习

全部文章（共56篇）

Verilog的数据流建模和行为级建模

Verilog包括四种抽象层次：行为级或算法级：从算法角度进行设计，不关心具体的硬件实现和细节。数据流级：描述数据如何在各个寄存器之间流动，如何处理这些数据。这是verilog支持的最高抽象层次。门级：描述逻辑门及其连接关系。开关级（晶体管级）：描述晶体管及其连接关系。这是verilog支...

2022-04-12

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题解 | #游戏机计费程序# 来自专栏

简析输入：money[9:0], set, boost 输出：remain, yellow, red 工作模式 set==1时，进行投币，money会添加到余额remain上。boost==0是普通模式，每个时钟周期消耗1元；boost==0是畅玩模式，每个时钟周期消耗2元。当余额不足时停止计费（...

2022-04-10

16 1325

题解 | #流水线乘法器# 来自专栏

简析将乘法分解为若干个加法。代码直接引用的参考答案。不过参考答案只适用于size==4的情况，使用generate生成更好一些。 `timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( inpu...

2022-04-10

15 1596

题解 | #Johnson Counter# 来自专栏

简析环形计数器电路图：状态图：扭环形计数器电路图：状态图：将FF3FF_3FF3的反相输出接回到FF0FF_0FF0就构成了扭环形计数器，也被称为约翰逊计数器Johnson Counter。它比环形计数器增加了有效循环的状态数量。可自启...

2022-04-09

3 1011

题解 | #RAM的简单实现# 来自专栏

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, ...

2022-04-09

7 1746

题解 | #单端口RAM# 来自专栏

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_...

2022-04-09

9 2118

题解 | #加减计数器# 来自专栏

同样也不难，但根据波形要求，要添加一个中间计数器num。 `timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero...

2022-04-09

8 762

题解 | #可置位计数器# 来自专栏

比较简单的计数器。参考答案多了一个num中间计数器，使时序后移了一个周期。这里也加入了一个中间计数器。 `timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_nu...

2022-04-09

9 688

题解 | #简易秒表# 来自专栏

一个比较简单的秒表计数器。 `timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); // 秒...

2022-04-09

4 611

题解 | #脉冲同步电路# 来自专栏

简析输入：data_in 输出：dataout 总体思路是将A时钟域的脉冲信号转换为电平信号，打两拍后再转换为B时钟域的脉冲信号。代码 `timescale 1ns/1ns module pulse_detect( input clk_fast , input ...

2022-04-09

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