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数字电路设计随记(1) 题解(55)

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Verilog篇题解

55篇文章 5889人学习

全部文章（共56篇）

题解 | #自动贩售机1# 来自专栏

简析输入：d1,d2,d3 输出：out1，out2[1:0] d1、d2、d3拉高半个周期时分别表示自动贩售机投入了0.5元、1元和2元。out1表示是否找零，out2表示找零的数额。此外，自动贩售机每次只允许投入一枚货币。首先自动贩售机中可能存在的几种金额：0，0.5，1，1.5，2，2.5...

2022-04-05

19 1869

题解 | #时钟分频（偶数）# 来自专栏

简析题目要求使用D触发器对时钟进行二分频、四分频和八分频。 D触发器真值表： clk D Q Q* ↱\Rsh↱ 0 0 0 ↱\Rsh↱ 0 1 0 ↱\Rsh↱ 1 0 1 ↱\Rsh↱ 1 1 1 D是触发器输入，Q是输出的上一状态，Q*是输出的下...

2022-04-05

67 2933

题解 | #状态机-重叠序列检测# 来自专栏

简析题目要求检测1011序列。重复序列检测状态机的难点是确定不同输入的情况下状态如何转移。根据波形，从左向右对序列进行匹配： S0: 初始状态，代表目前没有接收到满足要求的数据。data==1时，等于1011中的第一个数，进入S1状态；data==0时，保持状态。 S1：代表目前已经有...

2022-04-05

12 1477

题解 | #状态机-非重叠的序列检测#

简析本状态机的状态转移图如下：上面六种状态分别代表已接收到0个......5个有效数据。本题和不重叠序列检测不同，后者要求以每六个输入为一组，所以需要配合计数器，而本题不用。代码 `timescale 1ns/1ns module sequence_test1( input w...

2022-04-05

13 2705

题解 | #非整数倍数据位宽转换24to128# 来自专栏

简析输入：valid_in, data_in[23:0] 输出：valid_out,data_out[127:0] 输入数据是24bit，输出数据是128bit。因为128×3=24×16128\times3=24\times16128×3=24×16，所以每输入16个有效数据，就可以产生三个完整...

2022-04-04

75 3788

题解 | #非整数倍数据位宽转换8to12# 来自专栏

简析输入：valid_in , data_in[7:0] 输出：valid_out, data_out[11:0] 注意，题目给出的波形图是data_lock不是data_in。但可以大概推断出输入输出的关系。首先设置数据暂存器data_lock，每次都存入有效的输入数据。 reg [7:0]...

2022-04-04

16 835

题解 | #整数倍数据位宽转换8to16# 来自专栏

简析输入：valid_in , data_in[7:0] 输出：valid_out, data_out[15:0] 将两个有效的输入数据拼接并输出。由于只用处理两个有效数据，所以将第一个有效数据暂存，然后第二个有效数据输入后，拼接起来就可以得到输出。首先设置数据暂存器data_r，暂存第...

2022-04-04

8 522

题解 | #数据累加输出# 来自专栏

简析输入：data_in[7:0] , valid_a, ready_b 输出：data_out[9:0], ready_a, valid_b 数据端口：输入数据data_in，输出数据data_out；上游握手信号：上游输入的数据是否有效valid_a，向上游发送本模块是否准备好接受read...

2022-04-04

2 583

题解 | #数据串转并电路#

简析输入信号：valid_a, data_a 输出信号：ready_a，valid_b，data_b valid_a信号拉高时，输入有效，并且每接收到6个有效数据才更新一次输出。所以首先设置一个数据移位寄存器data_r。从题目给的波形图可以看出，移位寄存器应是右移的。 reg [5:0] dat...

2022-04-03

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题解 | #信号发生器# 来自专栏

简析这道题比较难，想了很久才写出满意的程序。首先，方波的周期是20，锯齿波的周期是21，三角波的周期是40，且wave的最大值是20。题目没有明确告知，我是从其他人的题解中知道的。下面分别分析一下三种波形如何产生。方波方波模式需注意wave在什么时候翻转。设置一个计数器cnt，计数范围是0-1...

2022-04-02

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