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数字电路设计随记(1) 题解(55)

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Verilog篇题解

55篇文章 5900人学习

全部文章（共56篇）

题解 | #多bit MUX同步器# 来自专栏

简析输入：data_in, data_en 输出：dataout data_in：数据输入；data_en：输入数据有效；dataout数据输出。输入数据暂存在data_reg中，使能信号data_en用打两拍的方式跨时钟域传输到时钟域B，最后data_out根据使能信号更新数据。...

2022-04-08

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题解 | #异步FIFO# 来自专栏

简析输入：winc, rcin, wdata 输出：rdata, wfull, rempty 读写使能：rcin\wcin，读写数据：rdata\wdata，空满信号：wfull\rempty。异步FIFO是各大公司面试笔试的重点。难点仍然是空满信号。异步FIFO的与同步FIFO的核心区别是它的...

2022-04-08

28 1613

题解 | #同步FIFO# 来自专栏

简析同步FIFO是指读写数据使用的是同一个时钟，所以不用进行跨时钟域处理。 FIFO的重点和难点是空满状态的判断。本程序设置了统计FIFO内部数据数量的计数器cnt，并根据计数器的大小判断空满。设FIFO的深度是DEPTH，如果cnt==0，说明FIFO内没有数据；如果cnt==DEPTH，说明F...

2022-04-08

39 2474

题解 | #格雷码计数器# 来自专栏

简析使用自然二进制码计数时，相邻数据之间可能会产生多bit的变化。比如，从0111→11110111\rightarrow11110111→1111，四个bit全部发生了变化。这会产生较大的尖峰电流以及其他问题。格雷码是一种相邻数据只有1bit变化的码制。十进制自然二进制格雷码 ...

2022-04-08

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题解 | #任意小数分频# 来自专栏

简析分频器偶数分频器。VL13 时钟分频（偶数）。奇数分频器。VL18 无占空比要求的奇数分频，VL16 占空比50%的奇数分频。小数分频器。VL17 任意小数分频。小数分频器是分频器中最难的一种，而且不能像整数分频那样得到均匀且占空比为50%的分频输出。小数分频假设输出clk_o...

2022-04-07

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题解 | #根据状态转移写状态机-二段式# 来自专栏

和根据状态转移写状态机-三段式相比，就是将输出块和次态切换块合并。 `timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg flag ); //***...

2022-04-06

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题解 | #根据状态转移写状态机-三段式# 来自专栏

简析状态机可以分为Moore状态机和Mealy状态机。 Moore状态机：输出只由当前状态决定 Mealy状态机：输出由当前状态和当前的输入共同决定。三段式状态机是指当前状态切换、次态切换和输出更新分别由不同的块控制。本题是一个Mealy状态机。在所有状态下，当输入data==0时，次态不...

2022-04-06

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题解 | #无占空比要去的奇数分频# 来自专栏

这道题比占空比50%的奇数分频要简单很多，而且答案并不唯一。不过Testbench只限定了一种分频结果。设置一个计数器cnt，计数范围0-4，每个clk_in周期加1。当计数器数值在0~1时，clk_out5==1；当计数器数值在2~4时，clk_out5==2。这样就实现了周期为5、占空比为35...

2022-04-06

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题解 | #占空比50%的奇数分频# 来自专栏

简析 clk_pos是周期为7且在clk_in上升沿翻转的信号， clk_neg是周期为7且在clk_in下降沿翻转的信号。二者的占空比都是37\frac{3}{7}73。最后clk_out7等于二者相或。上面的波形图是用WaveDrom画出来的，它还可以绘制门电路图，也是Github上的开源...

2022-04-06

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题解 | #自动贩售机2#

简析输入：d1, d2, sel 输出: out1, out2, out3 和自动贩售机1相比多了选择饮料的功能，但少了一种货币，总体上难度相似。首先自动贩售机中可能存在的几种金额：0，0.5，1，1.5，2，2.5，3。然后直接将其作为状态机的几种状态，并根据投币面额确定状态转移。当贩售机内金...

2022-04-05

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