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数字电路设计随记(1) 题解(55)

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Verilog篇题解

55篇文章 5900人学习

全部文章（共56篇）

题解 | #ROM的简单实现# 来自专栏

代码 `timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] myROM [7:0]; always@(posedge cl...

2022-03-27

16 763

题解 | #根据状态转移表实现时序电路# 来自专栏

简析本想着用状态机，不过题目要求使用D触发器，差点没想出来。因为是D触发器，所以每个always块简单控制一个变量。所以进一步地将原来的电路转换表拆分成三个真值表。Q0n+1Q_0^{n+1}Q0n+1和Q1n+1Q_1^{n+1}Q1n+1的状态受Q0nQ_0^{n}Q0n、Q1nQ_1...

2022-03-27

65 3394

题解 | #数据选择器实现逻辑电路# 来自专栏

简析先对四选一MUX的表达式化简： Y=S1‾(S0‾D0+S0D1)+S1(S0‾D2+S0D3)=S1‾ S0‾D0+S1‾ S0D1+S1S0‾D2+S1S0D3Y=\overline{S_1}(\overline{S_0}D_0+S_0D_1)+S_1(\overlin...

2022-03-27

23 1268

题解 | #实现3-8译码器①# 来自专栏

3-8译码器 3-8译码器也是数字电路的基础之一。相关芯片资料可参考链接SNx4HC138 3线路至8线路解码器/多路信号分离器。引脚图：电路图：真值表：关系式：当片选输入端E3==1且E2_n+E1_n==0时，输入输出有下述关系： {Y0n=A2‾ A1‾ ...

2022-03-27

11 1527

题解 | 使用8线-3线优先编码器Ⅰ实现16-4优先编码器来自专栏

代码 module encoder_164( input [15:0] A , input EI , output wire [3:0] L , output wire G...

2022-03-27

3 2098

题解 | #优先编码器Ⅰ# 来自专栏

8-3优先编码器优先编码器是数字电路的基础知识，详见《数字电子技术基础》p154优先编码器。题目的真值表基本就是74HC148功能表取反后得到的。下面的资料来自于SNx4HC148 8-Line to 3-Line Priority Encoders 引脚图：真值表：关系式：需要注意的...

2022-03-26

38 1805

题解 | #优先编码器电路①#

使用casez可以方便地进行优先匹配。 `timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*) ...

2022-03-26

49 2474

题解 | #4位数值比较器电路# 来自专栏

目录代码简析代码 `timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output ...

2022-03-25

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题解 | #使用函数实现数据大小端转换# 来自专栏

目录代码简析代码 `timescale 1ns/1ns module function_mod( input clk, input rst_n, input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d )...

2022-03-25

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题解 | #使用子模块实现三输入数的大小比较# 来自专栏

目录代码简析代码本次代码使用了三个比较器完成。此外，还有一种解法放在了简析中。 sub_mod0：比较器0，a和b比较得到较小的值tmp0； sub_mod1：比较器1，a和c比较得到较小的值tmp1； sub_mod2：比较器2，tmp0和tmp1比较得到最小的值d。 `timesc...

2022-03-25

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