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题解

数字电路设计随记(1)

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题解 | #优先编码器电路①#

使用casez可以方便地进行优先匹配。 `timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*) ...

2022-03-26

48 2425

题解 | #4位数值比较器电路# 来自专栏

目录代码简析代码 `timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output ...

2022-03-25

9 442

题解 | #使用函数实现数据大小端转换# 来自专栏

目录代码简析代码 `timescale 1ns/1ns module function_mod( input clk, input rst_n, input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d )...

2022-03-25

1 497

题解 | #使用子模块实现三输入数的大小比较# 来自专栏

目录代码简析代码本次代码使用了三个比较器完成。此外，还有一种解法放在了简析中。 sub_mod0：比较器0，a和b比较得到较小的值tmp0； sub_mod1：比较器1，a和c比较得到较小的值tmp1； sub_mod2：比较器2，tmp0和tmp1比较得到最小的值d。 `timesc...

2022-03-25

94 764

题解 | #移位运算与乘法# 来自专栏

目录代码简析代码使用了状态机。 `timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg...

2022-03-25

8 492

题解 | #使用generate…for语句简化代码# 来自专栏

目录 generate语句代码简析 generate语句 generate语句是verilog-2001添加的新语法，也被叫做生成语句，包括generate-for（循环生成语句）、generate-case（条件生成语句）和generate-if（条件生成语句）三种语句。 generate...

2022-03-24

7 1016

题解 | #求两个数的差值# 来自专栏

目录代码简析代码题目比较简单，直接上代码： `timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); ...

2022-03-24

2 543

题解 | #多功能数据处理器# 来自专栏

目录代码简析代码题目简单，直接上代码： `timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, i...

2022-03-24

1 430

题解 | #位拆分与运算# 来自专栏

目录代码简析代码题目比较简单，直接上代码： module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output val...

2022-03-24

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题解 | #奇偶校验# 来自专栏

目录奇偶校验奇校验偶检验代码简析奇偶校验 Parity Check：在数据位后添加一个校验位，使得所有数位中1的个数为奇数或者偶数。奇校验添加校验位后，数位中的1总数是奇数。比如：0110，奇校验位为1，变为01101。偶检验添加校验位后，数位中的1总数是偶...

2022-03-10

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