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Verilog 进阶挑战

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全部文章（共64篇）

题解 | #十六进制计数器#

`timescale 1ns/1ns module counter_16( input clk , input rst_n , output reg [3:0] Q ); always@...

2023-10-19

0 228

题解 | #超前进位加法器#（原理解析）

`timescale 1ns/1ns module huawei8//四位超前进位加法器 ( input wire [3:0]A, input wire [3:0]B, output wire [4:0]OUT ); wire [3:0] P,G,F; wire [4:1] Ci ; ...

2023-10-16

2 418

题解 | #状态机与时钟分频#(标准三段式状态机)

`timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); //*************code***********// parameter S0 = 4...

2023-10-15

0 452

题解 | #时钟切换#(图文并茂)

`timescale 1ns/1ns module huawei6( input wire clk0 , input wire clk1 , input wire rst , input wire ...

2023-10-12

5 433

题解 | #并串转换#

`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in , output wire dout ); //*******...

2023-09-14

0 314

题解 | #序列发生器#

`timescale 1ns/1ns module sequence_generator( input clk, input rst_n, output reg data ); reg [5:0] buffer ; reg [2:0] cnt ; always@(po...

2023-09-13

0 281

题解 | #使用握手信号实现跨时钟域数据传输#

`timescale 1ns/1ns module data_driver( input clk_a, input rst_n, input data_ack, output reg [3:0]data, output reg data_req ); //================...

2023-09-02

2 374

题解 | #根据RTL图编写Verilog程序#

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data_in_reg ; always@(posedge clk or negedge ...

2023-08-29

0 342

题解 | #游戏机计费程序#（简单版本）

`timescale 1ns/1ns module game_count ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input [9:0]money, input set, in...

2023-08-28

0 408

题解 | #流水线乘法器#

`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size...

2023-08-16

0 362