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Verilog 进阶挑战

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全部文章（共64篇）

题解 | #位拆分与运算#

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************...

2023-05-26

0 234

题解 | #移位运算与乘法#

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code*********...

2023-05-26

0 236

题解 | #奇偶校验#（题设条件给反了）

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// wire odd_check ; //奇数校验 wire even_c...

2023-05-24

3 422

题解 | #异步复位的串联T触发器#

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// //此题要注意t触发器的概念 T = 1 翻转 T = 0 保持（这里的...

2023-05-24

0 453

题解 | #四选一多路器#

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output [1:0]mux_out ); //*************code***********// //输出wire assign mux_...

2023-05-24

0 353

题解 | #256选1选择器#（语法学习）

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output out ); assign out = in[sel]; //有一些同学可能会用case语句去一个一个的列出可能，但是这样的话...

2023-05-23

32 906

题解 | #五到一选择器#

`timescale 1ns/1ns module top_module( input [3:0] a, b, c, d, e, input [2:0] sel, output reg [3:0] out ); //此题考察case 选择语句 alway...

2023-05-23

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题解 | #多位信号xnor#

`timescale 1ns/1ns module top_module( input a, b, c, d, e, output [24:0] out ); /*这道题主要是考察拼接符的灵活运用 {} 代表拼接例如 {a,b,c,d,e} 代表将这几位拼接起来 ...

2023-05-23

24 480

题解 | #三元操作符#

`timescale 1ns/1ns module top_module( input [7:0] a, b, c, d, output [7:0] max);// //此题不使用if 那必然是考察三元运算符的运用 wire [7:0] compare_1...

2023-05-23

0 248

题解 | #信号反转输出#

`timescale 1ns/1ns module top_module( input [15:0] in, output [15:0] out ); genvar i ; generate for (i=0 ;i <= 15 ; i = i ...

2023-05-23

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