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Verilog 进阶挑战

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全部文章（共64篇）

题解 | #RAM的简单实现#（给的时序与结果不符合）

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, inp...

2023-08-09

1 492

题解 | #单端口RAM#

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_...

2023-08-07

0 395

题解 | #加减计数器#

`timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg [3:0] num ; /...

2023-08-05

0 301

题解 | #简易秒表#（注意复位）

`timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); //==================...

2023-08-05

0 259

题解 | #多bit MUX同步器#(跨时钟域处理总结)

`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input ...

2023-08-01

2 1127

题解 | #格雷码计数器#(二周期+1)

`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); //参照讨论区的说法格雷码计数器是两个周期+1 所以需要构造一个时钟二分频的...

2023-07-23

0 369

题解 | #异步FIFO#(高位扩展法)

`timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16,...

2023-07-23

4 604

题解 | #根据状态转移写状态机-三段式#

`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [3...

2023-07-17

1 369

题解 | #自动贩售机1#

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, outpu...

2023-07-16

1 386

题解 | #无占空比要去的奇数分频#

`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); //*************code******...

2023-07-15

3 351