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Verilog 进阶挑战

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全部文章（共64篇）

题解 | #含有无关项的序列检测#(casex)

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); //此题采用序列寄存法也可以采用状态机解法 reg [8:0] reg_num...

2023-06-23

2 279

题解 | #输入序列连续的序列检测#(两种解题手法)

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] reg_num; // 通过移位和拼接的方式输入序列存储 always@...

2023-06-23

0 248

题解 | #边沿检测#

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); /* 两级寄存来做边缘检测的思路是对的测试用例就是过不了 r...

2023-06-23

1 318

题解 | #ROM的简单实现#

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output wire [3:0]data ); reg [3:0] reg_rom[7:0]; reg [3:0] data_reg ...

2023-06-23

0 239

题解 | #ROM的简单实现#

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output wire [3:0]data ); reg [3:0] reg_rom[7:0]; reg [3:0] data_reg ...

2023-06-23

0 208

题解 | #根据状态转移图实现时序电路#

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire ...

2023-06-23

0 227

题解 | #根据状态转移表实现时序电路#(三段式状态机实现)

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, ou...

2023-06-23

0 287

题解 | #数据选择器实现逻辑电路#(真值表)

`timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1...

2023-06-22

1 417

题解 | #使用3-8译码器①实现逻辑函数#(真值表的运用)

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input ...

2023-06-22

0 360

题解 | #实现3-8译码器①#（使用纯基础门电路）

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input ...

2023-06-20

0 355