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Verilog 进阶挑战

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全部文章（共64篇）

题解 | #用3-8译码器实现全减器#（需要真值表思维）

`timescale 1ns/1ns module decoder_38( input E , input A0 , input A1 , input ...

2023-06-20

0 611

题解 | #实现16线-4线优先编码器#

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wi...

2023-06-05

1 712

题解 | ①实现键盘编码电路#（题目有隐藏含义，题干有问题）

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always @(*)begin casex(I_n) ...

2023-05-30

0 274

题解 | #优先编码器电路①#

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*)begin casez(I_n) ...

2023-05-30

0 315

题解 | #4bit超前进位加法器电路#

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO ,...

2023-05-30

3 320

题解 | #4位数值比较器电路#

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output Y2 , //A>B output Y1 , //...

2023-05-30

0 293

题解 | #使用函数实现数据大小端转换#

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); /*大端：高字节存放在低地址，低字节存放在高地址，一般叫网络字节顺序。小端：高字...

2023-05-26

0 352

题解 | #使用子模块实现三输入数的大小比较#

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0] d_lest1...

2023-05-26

0 234

题解 | #使用generate…for语句简化代码#

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i ; generate for(i = 0 ; i &l...

2023-05-26

2 341

题解 | #多功能数据处理器#

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0...

2023-05-26

0 342