H在秋招

分类

/ 注册

TA的专栏 0篇文章 0人订阅

Verilog 进阶挑战

0篇文章 0人学习

全部文章（共64篇）

题解 | #状态机-重叠序列检测#

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********...

2023-07-09

1 390

题解 | #状态机-非重叠的序列检测#(三段式状态机)

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********...

2023-07-09

2 397

题解 | #整数倍数据位宽转换8to16#

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] ...

2023-06-30

2 426

题解 | #非整数倍数据位宽转换8to12#（精华题解）

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , o...

2023-06-30

1 338

题解 | #非整数倍数据位宽转换24to128#

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg va...

2023-06-29

0 237

题解 | #数据累加输出#(时序分析)

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , ...

2023-06-28

0 285

题解 | #数据串转并电路#（问题中时序图有问题）

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , o...

2023-06-26

0 297

题解 | #信号发生器#

`timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); //方波信号： wave_choice=0时：周...

2023-06-26

0 278

题解 | #输入序列不连续的序列检测#(最规范的段式状态机)

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [4:0] cur_state; ...

2023-06-25

0 266

题解 | #不重叠序列检测#（两种方法题目没错）

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output wire match, //状态机方法改为reg型 output wire not_match //状态机...

2023-06-25

5 509