吉大秦少游
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Verilog/VHDL刷题笔记(46)
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《Verilog/VHDL必刷习题集》
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(共50篇)
题解 | #RAM的简单实现#
来自专栏
实际的ram需要控制读写不能冲突,这道题目没有考虑这个情况。 `timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]wri...
verilog
2022-03-16
0
391
题解 | #单端口RAM#
来自专栏
注意这里的addr既是写地址,又是读地址。同时注意ram的初始化方法。 `timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input ...
verilog
2022-03-16
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372
题解 | #可置位计数器#
来自专栏
`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); ...
verilog
2022-03-16
0
206
题解 | #简易秒表#
来自专栏
`timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always@(posedge clk...
verilog
2022-03-16
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198
题解 | #根据状态转移写状态机-二段式#
来自专栏
`timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// pa...
verilog
2022-03-16
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204
题解 | #根据状态转移写状态机-三段式#
来自专栏
`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// par...
verilog
2022-03-16
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213
题解 | #无占空比要去的奇数分频#
来自专栏
`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); parameter N = 5; reg [2...
verilog
2022-03-16
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189
题解 | #任意小数分频#
来自专栏
其实本质上是一个简单的数学问题,即如何使用最小公倍数得到时钟周期的分别频比。 设小数为nn,此处以8.7倍分频的时钟周期为例。 首先,由于不能在硬件上进行小数的运算(比如2.1个时钟这种是不现实的,也不存在3.3个寄存器),小数分频不能做到分频后每个时钟周期都是源时钟的nn倍,也无法实现占空比为1/...
verilog
2022-03-16
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615
题解 | #占空比50%的奇数分频#
来自专栏
对于奇数分频电路,主要难点在于50%占空比的实现。单触发沿在奇数分频中是没有办法实现50%占空比的,因此需要考虑使用双边沿加组合逻辑实现50%占空比。 `timescale 1ns/1ns module odo_div_or #(parameter N = 7) ( inpu...
verilog
2022-03-16
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226
题解 | #时钟分频(偶数)#
来自专栏
二分频利用标准频率的上升沿翻转接口,四分频利用二分频的上升沿,八分频利用四分频的上升沿。 `timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output ...
verilog
2022-03-15
0
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