吉大秦少游
吉大秦少游
全部文章
分类
Verilog/VHDL刷题笔记(46)
题解(6)
归档
标签
去牛客网
登录
/
注册
吉大秦少游
志不强者智不达
TA的专栏
49篇文章
20人订阅
《Verilog/VHDL必刷习题集》
49篇文章
6978人学习
全部文章
(共41篇)
题解 | #整数倍数据位宽转换8to16#
来自专栏
和8to12很类似。 `timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data...
verilog
2022-03-15
0
301
题解 | #非整数倍数据位宽转换8to12#
来自专栏
`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , o...
verilog
2022-03-15
1
549
题解 | #非整数倍数据位宽转换24to128#
来自专栏
要实现24bit数据至128bit数据的位宽转换,必须要用寄存器将先到达的数据进行缓存。24bit数据至128bit数据,相当于5个输入数据+第6个输入数据的拼接成一个输出数据,出于对资源的节省以及时序要求,采用120bit的寄存器(data_lock)进行数据缓存。 为什么采用120bit的寄存器...
verilog
2022-03-15
0
431
题解 | #数据串转并电路#
来自专栏
时序图含有的信息较多,观察时序图需要注意: data_b是在已接收到6个数据后下一个时钟产生输出; 本模块与上游采用valid_ready握手机制,当valid_a拉低,表示与上游握手未成功,则此时data_a的数据无效,不存入本模块当中; 本模块与下游采用valid_only握手机制...
Verilog
2022-03-11
1
282
VL5 信号发生器
来自专栏
描述 题目描述: 请编写一个信号发生器模块,根据波形选择信号wave_choise发出相应的波形:wave_choice=0时,发出方波信号;wave_choice=1时,发出锯齿波信号;wave_choice=2时,发出三角波信号。 模块的接口信号图如下: `timescale 1ns/1ns ...
verilog
2022-03-11
0
337
题解 | #输入序列不连续的序列检测#
来自专栏
这里的match在当拍就拉高。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:...
verilog
2022-03-11
0
294
题解 | #不重叠序列检测#
来自专栏
移位寄存器+计数器实现 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); re...
Verilog
2022-03-11
0
216
题解 | #含有无关项的序列检测#
来自专栏
使用移位寄存器存储连续的输入a之后,使用casex……endcase判断输入序列是否正确。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); ...
verilog
2022-03-10
0
331
题解 | #输入序列连续的序列检测#
来自专栏
采用移位寄存器存储输入a的数据,再进行判断即可。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] seq_a; ...
verilog
2022-03-10
0
209
题解 | #根据状态转移图实现时序电路#
来自专栏
`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire ...
verilog
2022-03-08
0
179
首页
上一页
1
2
3
4
5
下一页
末页